计算机科学与技术17 (安徽工程大学 - ahpu计算机与信息学院)

  • 班级所有博文发布时间分布(24小时制):
  • shell学习笔记3

    4、sed多文本处理 常用指令 i(insert) 插入 a(append) 追加 r(read) 读取文件|导入文件内容 w(write) 文件另存为|导出文件内容 1)insert (行前插入) 2)append (行后写入) 3)read (将其他文件内容导入,行后导入) 4)write (将
    super_sweet   2022-05-18 16:18   0   1
  • Shell学习笔记2——small case

    1、监控脚本之显示硬件信息 echo回显 -n选项:不换行 -e选项:支持扩展属性 echo -e "\033[32mok\033[0m" \033 设置颜色属性 32m 这是一种颜色,绿色 OK 希望屏幕显示的内容 输出完再设置颜色,将其设置为黑色0m0 3xm是字体颜色 4xm是背景颜色 2、监
    super_sweet   2022-05-17 22:04   0   2
  • Shell学习笔记1

    一、第一个shell 程序 mkdir 创建文件夹 cd 切换目录 chmod +x 文件名 给该文件“可执行”的权限 ./文件名 执行文件 (需要为文件赋予可执行的权限) sh/bash 文件名 (不需要文件有可执行的权限) source 文件名 (不需要文件有可执行的权限,但不会启动子进程) #
    super_sweet   2022-05-14 16:28   0   3
  • button \span ,的disabled属性使用

    button标签disabled以后,click事件就无效了。而span标签disabled以后,click事件还是有效的! span按钮disabled属性⽆效span标签使⽤disabled属性没有效果,标签仍然可以被点击。解决⽅案:使⽤css属性pointer-events ,设置为none可
    Luhuhuhu   2022-05-12 16:08   0   1
  • Verilog案例

    1、用verilog HDL设计一个4位加法器树乘法器 `timescale 1ns/10ps module mul_addtree(mul_a,mul_b,mul_out); input [3:0] mul_a,mul_b; //IO端口声明 output [7:0] mul_out; wire
    super_sweet   2022-05-11 11:26   0   12
  • keyup和change的区别

    KeyUp事件是键盘上的某个键按下后再松开时触发; Change事件是控件的内容发生改变时触发。 这两个事件本身没什么联系,但有可能是由同一个原因触发的,比如当光标在某个文本框(TextBox)内时,你按下x键再放开,这时候会触发KeyUp,由于文本框内的文字也被修改了,因此Change事件也会被触
    Luhuhuhu   2022-05-08 07:38   0   2
  • HDLbits day9

    4、More Circuits 4.1、Rule 90 规则 90是一个具有有趣特性的一维元胞自动机。 规则很简单。有一个一维的单元格数组(开或关)。在每个时间步,每个单元的下一个状态是单元的两个当前邻居的 XOR。下表是表达此规则的更详细的方式,其中单元格的下一个状态是其自身及其两个邻居的函数:
    super_sweet   2022-05-03 22:35   0   5
  • HDLbits day8

    2、counters 2.1、Four-bit binary counter 构建一个从 0 到 15(含)计数的 4 位二进制计数器,周期为 16。复位输入是同步的,应将计数器复位为 0。 module top_module ( input clk, input reset, // Synchro
    super_sweet   2022-04-22 21:38   0   1
  • HDLbits day7

    Sequential Logic 1、Latches and Flip-Flops 1.1D flip-flop AD 触发器是一种在时钟信号的(通常)上升沿存储位并定期更新的电路。当使用时钟控制的always块时,逻辑合成器会创建 D 触发器。AD触发器是“组合逻辑块后接触发器”的最简单形式,其中
    super_sweet   2022-04-19 19:22   0   3
  • QuartusII使用教程

    一、打开软件 二、输入下面代码 module top( input data_in, input clk, input rst, output reg [7:0] reg_vec, output reg [7:0] reg_loop, output reg data_out_vec, output
    super_sweet   2022-04-16 18:02   0   63